SVETELEKTRO

Celkové riešenie korektného zapínania aj vypínania hodinového signálu pre master-slave som nakoniec vyriešil takto:
Zapínať je možné dokonca aj asynchrónne (v lubovolnom stave hod. signálu) pulzom od tlačítka bez toho, aby odseklo z prvého CLK impulzu.

Ano, to bola ta moja tretia možnosť s tým, že to neriešim cez D ktoré sa ovláda nábežnou hranou, ale cez 2 RS obvody každý so svojou polperiodou CLK:

Ano, inak aj ja som rozmyslal nad 8-ickou. Rozmyslal som nad opozdením reset signalu o dobu jedneho clocku - trebarz cez one-shot. Taktiez ma napadlo dat do toho ANDu este aj clock signálu- tú druhú polperiodu, kedze u master- slave sú tie CLK v podstate dva. Avšak to by som natiahol len o pol perio...

Je to čítač 0-7
Písal som, že potrebujem aby celý 8. clk impulz ostal celý (nie 8 na výstupe čítača), pretože AND na výstupe čítača mi posledný clk impulz skráti - odreže.

Myslel som takýto reset, ktorý zablokuje hodiny:

Dobrý deň, ako vyriešiť zastavenie vstupného hodinového signálu, keď sa asynchrónny 3bit. čítač celý naplní (dosiahne high na všetkých výstupoch) tak, aby celá posledná perióda CLK ešte prebehla? Samozrejme, môžem dať na výstup čítača trojvstupový AND, avšak ten vygeneruje reset okamžite ako čítač d...