RS klopny obvod - divne spravanie

[paliko1]

Zdravim. Robim si casovac pre domacu bodovu zvaracku. Prakticky hotove, ale na vystupe potrebujem RS klopny obvod. Pouzil som CD4044 ale sprava sa divne. Ked je R=0 je aj Q=0. Ale potom R prejde do 1, S je stale v 1 takze Q by mal ostat v 0. Lenze nie, uz pri zmene R do 1 sa Q nastavi do 1. Ja to potrebujem dostat do 1 az ked S=0, teda pri prvom negativnom pulse na S. Sprava sa to divne, inak ako je pravdivostna tabulka. Pri skoceni impulzu ked R ide do 0 sa aj Q preklopi do 0, to je OK.
Skusal som to vyskladat aj z NAND clenov 4011 a sprava sa to uplne rovnako. Neviete mi poradit kde moze byt chyba? Vstupy mam osetrene odpormi proti Ucc. Z priebehov je S=SET=kanal 3, R=RESET=kanal4, Q-kanal7. Dakujem za kazdu radu/pomoc.
Pali


! Táto sekcia slúži na prezentáciu svojich výrobkov,pretože sa nejedná o prezentáciu,príspevok presúvam do správnej sekcie. presunul: 18.5.2017 mirosne !

[maskrtnik01]

Ale potom R prejde do 1, S je stale v 1


Dobré ráno,
Hovorí Vám niečo pojem zakázaný stav? Pri RS klopnom obvode existuje kombinácia vstupov R a S, ktorá by nikdy nemala nastať - to bude asi Váš prípad.
Mohli by ste zverejniť schému? Tak Vám tu lepšie poradia.

[vlado5]

Podľa nameraných priebehov ti to pracuje presne podľa pravdivostnej tabuľky. Treba si uvedomiť, že vstup R=reset do východzieho stavu a S=set=nastavenie do požadovaného stavu. Pri R=H klopný obvod nereaguje na stav vstupu S. To znamená, že vstup S dáš do "H", ale v tomto okamihu musí byť vstup R="L". Na vrátenie stavu KO resetuješ (krátkym impulzom). V tomto prípade ale výstup reaguje naopak od tvojich požiadaviek, preto treba použiť výstup Q neg., alebo použiť obvod 4043.

Edit: Teraz pozerám pozornejšie dataseet, obvod nemá výstup Q neg,, takže zostáva použiť obvod 4043 !! Pekný deň!!

[stefanSK]

Podľa pravdivostnej tabuľky pre CD4044 a zobrazených priebehov je chovanie obvodu divné.
Navrhol by som poskytnúť schému ako to je zapojené, poprípade vyskúšať toto zapojenie s CD4044 samostatne, jednotlivé signály generovať tlačidlami (najlepšie ošetrené na zákmity). Logickým analyzátorom zachytávať stavy od udalosti a s vyššou frekvenciou, či náhodou nezakmitol signál S. (na obrázku je frekvencia vzorkovania asi 1 kHZ ? )


Reakcia na predchádzajúce dva príspevky:
Hovorí Vám niečo pojem zakázaný stav? - podľa pravdivostnej tabuľky je to normálny stav, obvod je vo funcii pamäť, čo znamená zostáva nezmenený výstup.

Pri R=H klopný obvod nereaguje na stav vstupu S. - podľa pravdivostnej tabuľky ak R="L" nereaguje na S. R má prioritu pred S
To znamená, že vstup S dáš do "H", ale v tomto okamihu musí byť vstup R="L". - podľa pravdivostnej tabuľky ak obvod má reagovať na vstup S, tak práveže R="H". a S= "L"

[maskrtnik01]

Ja som si to potom našiel v datasheeete, ospravedlňujem sa za zavádzanie.
Takto ma to proste učili, asi je to dávno, čo tie učebné materiály písali.

[paliko1]

Tu je schema. Je to dvojica dekadickyh citacov smerom dole. Pocita impulzy maxima z napajacej siete, v tejto chvili vsak zatial iba z generatora (ano, cca 1kHz). A prave RS KO musi zapnut v okamihu maxima sinusovky (SET je klucovany vystupmi citacov NAND hradlom). A mne sa prave preklapa Q ked zmizne Reset, a nie pri tom SET impulze . Dnes som skusil dat 4043 (vstupy som samozrejme invertoval), uplne rovnaky vysledok. Skusal som zo zufalstva tie vstupne odpory na S a R opierat ako o UCC tak aj o zem. Stale rovnako. Ako som pisal, postavil som RS KO aj z dvojice NAND 4011, uplne rovnako. Mam pocit akoby som mal nejaku hlupu chybu. Len ju nevidim .
Dakujem vsetkym za postrehy, najblizsie realite je StefanSK, fakt sa to nesprava podla pravdivostnej tabulky. este to skusim nasimulovat samostatne na doske s generatorom a uvidim. Dik.
Pali

[jezevec]

R21, R22, proč mají tak nesmyslně vysoký odpor? Co R1, jakou má hodnotu a proč tam je, tvoří nap. dělič s R21.

[paliko1]

Aha? R1 je 3k3, s tymi diodami je to OR gate, nechcel som uz davat dalsi IO, a NANDov som uz mal tiez malo. Ale na 90% v tom problem nebude, na zaciatku som si myslel ci tie diody davaju dobre urovne 1/0, tak som za nich smerom ku RESETu dal 2 invertory ako tvarovace, a vtedy uz to nebol delic s R21. Ale dobra myslienka, skusim toto vylucit. Hodnoty R21 a R22 - je to iba osetrenie vstupov, pri CMOS by nema byt zasadny problem s velkostou. Ci?

[peterple]

Logika je logika. Mala by ísť podľa pravdivostnej tabuľky. Ak sa klopný obvod nastaví tak tam ten impulz na S pravdepodobne bude. Len ho nie je pri 1kHz rozlíšení vidieť. Takže by som išiel s f hore čo to dá. Nepozeral by som to LA ale osciloskopom. A samozrejme mať v poriadku základné veci ako je pripojenie nezapojených vstupov na neaktívnu úroveň a blokovanie napájania.
Tiež dúfam že tie R1 a R21 tam neboli naraz.

A ešte by ma zaujímalo ako to vyzerá na vstupoch toho IC7C. Či tam náhodou nevzniká nejaký hazardný stav.