Súťaž o Digilent BASYS1 - Spartan3E100

[Tribec Zacks]

pohoda jahoda, ja uz tiez od vsetkeho potrebujem na chvilu vypnut, len sa nejak nedari uz druhy-treti mesiac
bobor jj, myslim ze sa to podari, pocitadlo bolo ok, potom tam na tom drivery je 16bit vstup tak to su 7segmenty spojene dokopy 15:12, 12:9... atd. jo a ak sa bude nieco skusat tak popripade skusit nejaky array, mozno sa zide do buducna

[Zeren]

Takže o víkendu jsem částečně rozchodil Ethernet. Ještě musím vymyslet vhodný způsob generování CRC a trochu učesat kód. Dále musím dodělat generování UDP a IP hlaviček, ale jak jsem na to zběžně kouknul, tak to už by nemusel být příliš velký problém.
Dále budu muset na desce LAN8700, protože jsem ho bohužel poškodil. V user guide k desce je napsáno, že signál E_TXD<4> je vstup. Tento vstup jsem nepotřeboval, tak jsem ho dal do nuly. Problém je v tom, že chování tohoto výstupu se nastavuje při náběžný hraně resetu, tím jestli je pull-up nebo pull-down. Na desce je hw daný pull-up, takže se chová jako výstup. Bohužel jsem na to přišel až po tom, co to přestalo fungovat. Příště budu muset být trochu opatrnější a nespoléhat se tolik na user guild...

[Tribec Zacks]

pekne Zeren, skus tu postnut top diagram z rtl vieweru na com to robis, nieco mi hovori ze to bude vypadat celkom veselo
inak jj ak su nejake nepouzite vstupy na nejakom module, tak ich nastavit na nejaku hodnotu, inak to nastroj optimalizuje a nepouzitu logiku odstrani, moze to robit problem niekedy. vystup moze byt nechany nezapojeny.
btw ked robis nieco ako ethernet, tak robis dalej s nejakym soft mcu? daj nejaky detail co to bude

[Zeren]

Až teď jsem se k tomu dostal.
Chtěl bych si udělat na FPGA radio. Jak příjem, tak vysílání. Chci to udělat udělat jak komplet v fpga, tak mí i možnost umět si to poslat do PC (například do HDSDR). Jako jeden z možných způsobu tak to dostat do PC se mi jeví ethernet.
Zatím sem asi nic dalšího dávat nebudu, není to pořád ve stavu jak by se mi to zamlouvalo. Používal jsem akorát vygenerovaný testovací paket, který jsem byl schopný správně přijmout. Celkem těžce jsem se zasekl u generování CRC. Potřeboval jsem CRC generátor s paralelním vstupem. Použil jsem toto: http://ieeexplore.ieee.org/xpl/articleD ... 3Dcrc+vhdl asi bych hned nepřišel na to, jak to udělat s paralelním vstupem . Asi tomu nechám chvíli a pak se na to podívám znovu. Strávil jsem na tom docela dost času a bez úspěchu.
Jinak s použitím mcu nepočítám.
Zatím bych mohl navrhnout přijímač a odsimulovat ho v matlabu a pak vyrobit rtl.

[Tribec Zacks]

no celkom slysny projekt, btw to preco radio zrovna na fpga?

ja som musel od toho posledny tyzden vypnut, celkom islo vsetko na gebulu, a na syntak cakam na enkodery, hadam nepojdu pol roka z ciny, asi skusim portnut minimig na moju dosku, popripade pomaly speccyho, uvidime

mato3k, centesko, bobor, nikto nic?

[mato3000]

no ja žijem,len som mal od piatku seknutú chrbticu a tak som 4 dni ležal a nemohol som ani sedieť, teraz doháňam zmeškané veci + rozchádzam CNC a musím dačo porobiť. Teda v reáli som sa k tomu nedostal, ale samozrejme ide sa )dalej, len ako som povedal ten čas je proti.

[Tribec Zacks]

pohoda mato3k, ja musim vyzvedat ci vas to neprestalo bavit

[BOBOR]

neprestalo, ale škola je strašný žrút času a energie

[Tribec Zacks]

neboj BOBOR, to este len pride po skole

[mato3000]

v mojom prípade nejde o tento projekt, ale o to že ma to baví a dávno som mal záujem o FPGA, ver mi už dávno by ma to prestalo inak baviť. Porobím doležité veci a ide sa ďalej.

Bobor, teš sa na dôchodok, nič iné ti ani neostáva. Počul som , že vtedy bude dosť času , ale je to v rozpore s tým čo vraví moj otec dôchodca " musím to dokončiť dnes, lebo potom nebudem mať čas "

[Tribec Zacks]

haha mato3k )))) ja som si furt hovoril: co mozes urobit dnes, nerob ani zajtra a mas dva dni volno

btw v ramci aspon malej motivacie riesim take male demo na toho spartosa, tak ak vsetko pojde dobre tak to tu hadam supnem cez vikend. ...cakat na enkodery z ciny je bolestive, ale aspon oddychujem od toho mojho noisemakeru

[centesco]

Ja sa prilis nehybem, v praci sme finisovali jeden projekt, vlastne projekty tiez zaberu vela casu....

Neverim, ze na dochodku bude cas, ak to takto pojde dalej tak budeme do smrti pracovat

[Tribec Zacks]

zdar borci, sorac ze som tu nebol velmi aktivny, bolo toho dost vela posledne dva tyzdne, ale "lvl up" v praci aspon
centesco to mas fajn ze finishujete, u nas akurat ide masaker time, tak som zvedavy ako to vsetko dam, aleee ze exp kazdy den a raz hadam bude fpga wizardry

no a teraz "k veci" aspon trochu, tak som spravil take male demo na toho spartosa, tak ze to nejak okomentujem a supnem tu video. vsetko je patricne v skratke vysvetlene vo videu a je to v podstate len na to aby tu bol ten spartos aspon trochu na ociach a aby sa na neho nezabudlo (tiez cakam na enkodery tak som sa zacinal nudit)
vyratava to 160x120 pixelov a vga zobrazuje na 640x480 s uctyhodnym 1bit-per-pixel (koli pamati), nieje tam presnych 25.175mhz na vga tak to trochu "flickeringuje" a uz sa mi to nechcelo prerobit na presnych 800*600@72z ktore vyzaduje presnych 50mhz. viac vo videu, hadam sa bude pozdavat. no a teraz idem cakat ci niekto poslete nejake minidemo uz

[Tribec Zacks]

nikto nic? nestihame to poriesit do tych sviatkov?

[mato3000]

Tribec Zacks, fakt vydrž, potrebujem ešte tak týždeň max dva a opetovne sa tomuto začnem naplno venovať, už sa teším . Ono cez zimu mám menej práce, a teda omnoho viac času a síl.

[Tribec Zacks]

no sak ti to v tej sutazi spocitam ale pohoda jahoda, aspon mam este moznost pouzivat aj ISE na male blbiny sa bojim ze vas to tu prestalo uz bavit

[mato3000]

baviť nie, som ti vravel, že mám reálny záujem a to už hodne dlho, ty mi to len zlahčuješ , len ten čas neni

[Tribec Zacks]

no tak stazovat to nechcem, skor tak nakopnut k tomu trochu, a ked treba tak pomoct ak viem. bola by parada tu sem tam vidiet nejaky fpga projekt

[mato3000]

neboj bude

[Tribec Zacks]

Kwak, nikto nic?