Súťaž o Digilent BASYS1 - Spartan3E100

[BOBOR]

super, len by ma zaujímalo ako je v FPGA reprezentovaná tá ROM pamäť, používajú sa LUTy alebo Block RAM a obsah sa nahráva pri každej konfigurácii ?

[Tribec Zacks]

zdar BOBOR, blockram je dedikovana pamat na fpga presne na ucel pamate, keby v IP CORE vyberies distributed memory generator, tak vtedy by coregen vygeneroval ram/rom z normalnych slicov logiky.
aaa sry, jj obsah tej romky inicializuje cast .bit suboru ked sa nahrava do fpga.

[Tribec Zacks]

BOBOR, Zeren, mato3000, centesko, podarilo sa aspon nieco odsimulovat, alebo sa caka rovno na ten sutazny projekt? btw by ste mohli skusit chytit manual od tej placky a skusit poriesit ten 7segment na zaciatok, ci sa podari rovno podla datasheetu. kludne pak upnut .bit a testnem, odfotim a postnem. popripade nie ak sa nebude chcet aby to tu bolo.

[BOBOR]

7 seg. dekóder mám odskúšaný pre alterácke CPLD v Quartus 2, v piatok to skúsim hodiť do ISE a odsimulovať a dám to sem

[Tribec Zacks]

nieco ako rom/ram ? dobry by bol nejaky miniprojekt, ze sa tymi prepinacmi nieco nastavi, tlacitkom ulozi v pamati a pak dalsim tlacitkom precita, etc. mne je jedno kto co skusi urobit

btw ono nevypada, ze by sa do toho chcelo viacerim, tak ak tu kazdy z vas zmakne aspon nejaky taky miniprojekt rovno na tu basys placku a bude casovo vyhovovat vsetkym tak sa mozme pustit aj do toho projektu za nejaky tyzden-dva-tri, nech to kazdemu casovo vyhovuje.

[mato3000]

BOBOR, Zeren, mato3000, centesko, podarilo sa aspon nieco odsimulovat, alebo sa caka rovno na ten sutazny projekt? btw by ste mohli skusit chytit manual od tej placky a skusit poriesit ten 7segment na zaciatok ....

nie nečaká, dnes pokračujem, no problém je ako som vravel v čase, takže ja osobne budem asi vždy pozadu ... dnes ešte chcem dačo odskúšať na tom prvom projekte a pôjdem na druhé videjko, kde sa musí trochu viac uvažovať ....

[Tribec Zacks]

pohoda mato, ma to cas pokial nebudu podobne veci odskusane a funkcne.

[mato3000]

no tak som to dorobil, ako som ti písal, trošku som to musel upraviť na svoj HW , ja tam mám 50MHz a opačne zapojené LED , nechcelo sa mi pridávať ďalšie LED a tak som zatial využil len 4 priamo z modulu. Síce som to mal hotové už včera, ale dnes som sa trochu ešte s tým pohral a snažil sa to celé zopakovať bez návodu a trochu pomeniť. Zatial je to jasné.



Zajtra si pridám nejaké malé kontaktné pole, aby som , ak bude potrebné, ich pripojiť pri daľších projektoch

[Tribec Zacks]

no uz tam vidim aj 7segment nachystany muhahaha, treba kuknut ako to je na tom basyse zapojene, drzim palce

btw skus dat nejake info kolko ten counter spapal logiky na tvojej placke, mne to vyslo na toho spartosa nejak takto na jeden 4bit counter:

Kód: Vybrať všetko

Number of Slice Flip Flops 	  27 	1,920 	1%
Number of 4 input LUTs 			12 	1,920 	1%
Number of occupied Slices 		18 	960   	1%
Total Number of 4 input LUTs 	33 	1,920 	1%

btw ked sa ti nechce prehladavat reporty, tak ked nechas prebehnut len syntezu, tak v okne konzoly sa da najst f.max celkom lahko mne ten counter vysiel na 160mhz max, sa mi to vidi trochu malo, ale komu sa s tym chce babrat

[mato3000]

tu je celkové info

Timing Summary:
---------------
Speed Grade: -4

Minimum period: 6.243ns (Maximum Frequency: 160.179MHz)
Minimum input arrival time before clock: 4.624ns
Maximum output required time after clock: 4.310ns
Maximum combinational path delay: No path found

[Tribec Zacks]

no pekne podobne vsetko, s dvomi countrami tam mam o jeden slice menej jak u teba. ak som dobre pozrel naposledy tak na tej doske mas cpld, ak hej tak pozeram, ze to ma asi dost inu architekturu jak tento spartos podla toho reportu

[mato3000]

nie to je FPGA , xc3s500e

http://www.xilinx.com/support/documenta ... /ds312.pdf

[Tribec Zacks]

no tak to neviem co som vtedy pozeral, tak vacsi fpga brasko toho co je na tej basys placke

[centesco]

Ja tiez necakam len na zadanie, zatial som len popozeral tvoje videa + nejake tutorialy na nete... Doma mi odisiel PC a v praci som nemal cas nazvys. Zajtra ho ale dam dokopy a cez vikend nieco poskusam, zatial je to celkom jasne

[BOBOR]

tak ukážem aspoň simuláciu multiplexného riadenia 4-miestneho 7-segmentového displeja v Quartuse, princíp je na "schéme", z CPLD alebo FPGA je vyvedená 8-bitová zbernica pre jednotlivé segmenty displeja a 4-bitová zebrnica pre katódy (anódy), rýchlosť multiplexovania je daná signálom MCL_OUT ktorý vznikne vydelením CLK signálu - reálne je ten deliaci pomer oveľa vyšší ako v simulácii
zožerie to 34 LEs-ov
zajtra to hodím do ISE

[Tribec Zacks]

no podla timing diagramu to funguje, len tak dalej, bude treba simulovat podstatne viac btw bobor, ide ti dobre simulovat v tej quartusackej atrape? ja vsetko hadzem do modelsimu, ale je to jak skrabat sa pravou nohou pol lavou lopatkou oproti tomu ako to je pekne prepojene v ISE. btw projekt bude bezat (dufam) na tom spartane tak treba potom aj ISE prevetrat.

[BOBOR]

simulujem to zatiaľ v quartus 9.1 ktorý ma vlastný simulátor, v 13.1 už treba použiť modelsim a tomu sa zatiaľ vyhýbam.. ale hej, máš pravdu že Quartus má tie simulácie strašne (ale fakt strašne) vymyslené

[Tribec Zacks]

no modelsim uz je plnohodnotny simulator, ale niektore veci su v nom tak riesene, ze pri nich zostane rozum stat. ale vie reprezentovat digitlny signal analogovou krivkou, takze som sa k nemu nejak musel dokopat

[Tribec Zacks]

zdravim borci, robilo sa nieco s tymi fpgackami, ziadny pidi projekt nebude?

[BOBOR]

trochu som upravil ten 7seg. driver, teraz sa dajú prepínačmi nastaviť čísla (0 až 3) na jednotlivých pozíciách displeja
mohol by si to otestovať ak budeš mať čas ?