FPGA

[daqq]

Neviem co ma Altera. Zatial som okostoval len Xilinx a aj to v ramci konicku. Neviem, ale veci ako autoformatovanie, dake hintovanie alebo autocompletion alebo cokolvek, cim by sa to odlisilo od farebneho notepad.exe by nebolo na skodu.

[jaromir]

Altera to ma +- tak isto naprd ako Xilinx.
Prave tie kravske (velkost, rychlost, licencie) vyvojove nastroje su dovod preco sa programovatelnej logike vyhybam vsade tam, kde je to len trochu mozne.

[Washu]

Co ma vedie k otazke, co pouzivaju profici ktory sa programovatelnou logikou zivia?
Myslim tych co robia velke projekty na velkych hradlovych poliach. Mam taky pocit ze ISE+EDK to ASI nebude. Resp ze nad nimi bude nejaka ludskejsia nadstavba.

[Hinsi]

Washu, jeden moj známý dělá FPGA profesně, jestli chceš, mohu se zeptat, co používají za prostředí.

[daqq]

Pokial viem (z pocutia) mimo ineho veci od Synopsys, Cadence, Mentor apod. Cenovo su na tom pokial viem tak, ze ak sa musis pytat na cenu, nemozes si ich dovolit

[Washu]

Hinsi: Spytaj sa, aspon si rozsirime obzory.
daqq: To neznamena ze sa nemozem spytat co pouzivaju. Mam dost inej zabavy takze ucit sa ich neplanujem . Ale to mi nebrani byt zvedavy.

[Peťus]

no a není altera pomalá, protože používáte (i já) free verzi? a čím si koupíte dražší verzi, tím rychlejší bude, protože se nebude zpomalovat

[jaromir]

Nedokazem si predstavit ako by z toho programatorskeho sajrajtu dostali vyssiu rychlost aj keby som zaplatil vlastnou dusou.

[Peťus]

takhle nám to vysvětlovali... že nám ta free verze stačí, že mi tak dlouhý kód, který by se kompiloval mít stejně nebudeme

[Tribec Zacks]

Petus !!! altera nieje nijak pomalsia ako xilinx, len je pol-krok v technologii pozadsie a pol storocia v nastrojoch za xilinxom.
to ako bude tvoj dizajn bezat na altere alebo xilinxe je do velkej miery podmienene tym ako poznas architekturu fpga a ci svojim coding stylom umoznis nastroju urobit lepsi job co sa tyka generovania netlistu. napr na altere ak riesis shift register tak je odporucene pouzit megawizard a shiftregister si vygenerovat, ak nepoznas architekturu a odporucany coding style tak nastroj ti tam moze implementovat nejake extra latche a tym sa ti to cele spomali kedze tam mas level/y logiky navyse. zase napriklad spartan6 od xilinxu pouziva 6input LUT a ak pracujes s 16bit signalmi tak vsade stracas 2bity na LUT v jednom fpga slice --> cyclone IV od altery pouziva 4input LUT takze pouzije 4, ale vyuzije ich cele. podobnych rozdielov nieje vela ale su tam (hlavne dsp bloky), kazdopadne to nerobi alteru nijak pomalsou

rozdiel medzi platenymi a free verziami ci uz quartusII, alebo isis/vivado je v IP generatoroch (coregen - xilinx, megawizard - altera) v platenych verziach mas viac veci co mozes generovat(bez dalsieho dokupenia), napr pci rozhranie je nejake generic vo free verziach, v platenych najdes specificke typy atd. taktiez free verzie mas obmadzene na pocet jadier na cpu co sa tyka multithreadingu okolo syntezy/ place and route / bitstream generovania pre fpga, typicky jeden pc 4-8 jadier, novy quartus ma 8, musim updatnut free ise/vivado maju tiez tusim po 8, mozno novsie verzie aj viac. tak isto platenim ziskas profi podporu, nie to co citas na fore, ale cloveka/team ktory sa tvojmu problemu bude venovat pokial ho nevyriesi. co sa tyka syntezy, free verzie robia rovnaky job ako tie platene, problem nastava pri velkych dizajnoch kde serverovy pool bezi par hodin kym vypluje netlist a pak to implementuje na konkretnu fpga architekturu. (nelimituju pocet jadier)

Washu, co sa tyka asic/fpga tak synopsys to celkom ruluje a v podstate si pomaly ukrajuje viac a viac z celeho trhu, ich nastroje, platformy, IP design a podpora su proste top. napr synplify tool robi lepsi job co sa tyka generovania netlistu pre fpga, lepsi job ako robi ise/vivado alebo quartus od altery, taktiez excelentne podporuje kombinovany design vhdl+verilog+system verilog, co napr quartus nevie (prave vysla nova verzia, musim ocekovat) a od xilinxu to robi dobre len vivado, ISE robi dost naprd job so system verilogom. preto aj vela firiem pouziva xilinx/altera nastroje podla toho aku pouzivaju platformu na generovanie specifickych veci ako blockram/clock management (fifo buffery tabulky atd) pak celkovy design prebehnu so synplify. okolo simulatorov robi paradny job okrem synopsysu aj mentor graphics. ako pisal daqq, cadence ma tiez velku cast trhu. <-- najvacsi hraci na trhu co sa tyka design tools.

btw ISE/Quartus stoja zhodne 3k USD/rok, pak stracas podporu a moznost updatu, ale neobmadzia ti to co si si uz raz zaplatil, daqq to s cenou vystihol uplne dokonale.

daqq, co sa tyka altery, ma vsetko to co xilinx, ale gui ich nastrojov je utrpenie (aspon pre mna) takze ak si bol v soku pri ISE od xilinxu, tak na quartus ani nepozeraj pre domace zuvanie ti daju zadarmo signaltap (analyzer co si instancujes do dizajnu a mas priamu viditelnost toho co sa deje v fpga), u xilinxu mas chipscope ale musis si ho zaplatit (free skusobna verzia) kazdopadne, s alterou zijem relativne kratko, ale na gui ich nastrovjov (ani jedneho) si nejak neviem zvyknut, fungovat funguju ako maju.

jaromir, neviem ako myslis programatorsky sajrajt (jj gui quartusu je, aj megawizard, aj signaltap ) ale ak myslis ako dlho trva implementacia dizajnu do fpga tak jop, to trva, verim ze vies ako dlho trva nechat automaticky generovat par layerovy pcb (povedzme pc mobo style) to iste robi tool ked mapuje tvoj dizajn do fpga, pritom musi dodrzat casovanie signalov a pod (ale to asi vies).

btw to ako maju riesene implementovanie soft mcu do dizajnu aj xilinx aj altera je viac menej uplne rovnake, len to blbe eclipse rozhranie zase z altery robi hraca druhych husiel (funkcionalita ta ista)

Hinsi, HW design je parada a netreba sa ho bat, len treba zahodit vsetko z SW mcu/cpu sveta.


sry ze som sa vam tu zakecal, nieje tu vela fpga pokecu

[Washu]

Tribec Zacks: Dakujem, za zaujimavy prispevok.
Ak mozem este vyzvedat mozes sa este trochu rozpisat trochu viac ako robia vyvoj na programovatelnej logike profici?
Trochu si to uz nacal v odpovedi na moju predoslu otazku. Je to velmi zaujimava tema a myslim ze poucna aj pre ostatnych.

[Tribec Zacks]

Washu, dik a dik
Skus byt trochu viac specificky, mozno budem vedet presnejsie povedat, ale zatial ma ber len ako cloveka co ma 2yr skusenosti s fpga, takze od senior engineeringu mam este daleko

ale kde zacat...... u nas v praci pouzivame fpga ako prototyping platformu na SoC ktory vyvijame. kedze cely asic/SoC sa rovnako ako fpga dizajnuje pomocou HDL (vhdl/verilog/system verilog) tak maju ku sebe strasne blizko, v podstate jedine co sa musi portovat su pamate a casovanie celej logiky aby splnalo setup/hold time na signaloch. normalne by si clovek povedal aky to ma vyznam kedze na navrh asicu mame na vsetko nastroje od dizajnu a verifikacie po simulaciu a fyzicky layout atd.... vyhoda je hlavne ta ze aj ked podobny dizajn bezi niekolko krat pomalsie ako realny asic (SW simulatoru trva user space asembly kod spustit asi 15-20 min na cca 30 serverovom poole) tak na fpga bezime "len" 10MHz ale system je "clock exact" tzn ze na fpga vieme dopredu otestovat (aj ked pomalsie ale realne) presne ako sa bude cely system spravat, daju sa ocekovat signaly na ktoromkolvek mieste v dizajne v realnom case na realnom hardwary. co je dalsia a assi hlavna vyhoda tak na nasom SoC bezi linux a software team ma pouzitelnu platformu uz pocas vyvoja samotneho SoC a moze zacat pisat a testovat ovladace este predtym ako pridu prve kusy silikonu z fabu. a v podstate kym mame realny fyzicky vyrobeny chip tak uz mame hotovy aj cely software, popripade sa len doladuje a iba testuje od nevidim do nevidim.

kazdopadne fpga sa daju pouzit na cokolvek, zalezi len na predstavivosti dizajnera, vela krat su pouzite ako acceleratory urcitych specifickych, vypoctov, napr ako hash accelerator pri komunikacii, cpu da hw data toto mi hashni a na dalsi clock dva mas hotovu hash sumu. ak sa rozhodnes zmenit hash algoritmus tak nemusis menit cely system ale preprogramujes fpga a nemusis to robit v softwari. byvaly kolega robil pre firmu implementaciu noveho komunikacneho protokolu a tak ked prisla zmena v dizajne stacilo prepisat fpga a testovat dalej. ked som bol na skole tak byvaly spoluziak ktory uz vtedy robil pre firmu pracoval na polohovacom zariadeni zalozenom na gps, na hardware co mal arm+fpga soc implementoval porovnavanie time stampov a triangulaciu satelitov a urcenie polohy, to mu robila fpga cast a arm sa staral o sietovu komunikaciu a boh vie co vsetko este.

btw toto bola dlhy cas verna priatelka
http://www.amazon.in/FPGA-Based-Prototy ... 1617300047
je to dane dokopy viacerimi vyvojarskymi timami (nvidia a qualcomm si pamatam, ale bolo ich viac) naozaj nesmierny zdroj infa ako riesit vela problemov okolo portovania dizajnu na fpga a problemami s tym spojenymi

inak fpga sa netreba nijak bat, pokial je to aj ako hobby, trochu to zo zaciatku frustruje ze to nieje ako mcu, kde zkombajnim flashnem ide nejde... pri fpga clovek pride na to ze napisem rtl, pustim simulator pozrem timing ci to robi to co ma a ak ano tak to supnem na fpga (popripade sa pohra aby to zabralo co najmenej logiky <- tak to ma byt) (zabavnejsie ako mcu debugger) :-F, vysledok stoji za to ked si clovek povie ze nadizajnoval kus hardwaru. btw rad by som tu dal syntak ked ho dokoncim, ale mam toho v praci az az niekedy tak to ide pomaly, inak na predstavu kolko to trva generovat bitstream pre fpga, mam hotovy uart receiver, midi dekoder, i2s, i2c, rotary enkoder 4x instance, debuoncer 4x instance a kus dalsej logiky, vygenerovat netlist a bitstream mi na i7 trva okolo cca 30-40s, simulacia su 1-2 sekundy na kazdy modul. ked pride samotny fm engine tak to bude kus viac hlavne koli sine tabulke a dost vela routovania. downloadnut to do fpga trva asi 10s v mojom pripade (v praci asi minutu a pol na jednu fpga)

[Peťus]

Petus !!! altera nieje nijak pomalsia ako xilinx, len je pol-krok v technologii pozadsie a pol storocia v nastrojoch za xilinxom.
to ako bude tvoj dizajn bezat na altere alebo xilinxe je do velkej miery podmienene tym ako poznas architekturu fpga a ci svojim coding stylom umoznis nastroju urobit lepsi job co sa tyka generovania netlistu. napr na altere ak riesis shift register tak je odporucene pouzit megawizard a shiftregister si vygenerovat, ak nepoznas architekturu a odporucany coding style tak nastroj ti tam moze implementovat nejake extra latche a tym sa ti to cele spomali kedze tam mas level/y logiky navyse. zase napriklad spartan6 od xilinxu pouziva 6input LUT a ak pracujes s 16bit signalmi tak vsade stracas 2bity na LUT v jednom fpga slice --> cyclone IV od altery pouziva 4input LUT takze pouzije 4, ale vyuzije ich cele. podobnych rozdielov nieje vela ale su tam (hlavne dsp bloky), kazdopadne to nerobi alteru nijak pomalsou

asi si mě ani trochu nepochopil... nikde jsem nepsal, že Altera je pomalejší než Xilinx nebo jiné FPGA (jo, jsou to firmy...)... psal jsem, že u free verze IDE od Altery je IDE, resp. její běh pomalejší než u zaplacené verze...

[Tribec Zacks]

som to pochopil ze dizajn nedosiahne lepsi timing koli free verzii, sry

[Washu]

Tribec Zacks:
Zaujimave citanie. Na FPGA som si davnejsie siahol. Mas uplnu pravdu v tom ze treba uplnu zmenu myslenia oproti MCU. DOST to bolelo.
Ked uz lakas na FPGA aj na domace bastlenie odporuc nastroje. Ako si "ulahcit zivot"? Spominam si na ISE vtedy este tusim v7 (mam orginal spolu s vyvojovym kitom na spartan3) Ale bolo to dost peklo, velmi mi chybali nejake nastroje ako prepajat entity medzi sebou napriklad. Bol tam schematic editor ale ten bol natolko "uzasny" ze naozaj bolo jednoduchsie si tych par 100viek signalov medzi entitami napisat rucne. Casom uz na hranie s FPGA nebol cas, co bolo treba sa dalo napisat do lacneho 8 alebo casom 32bitu.
Navodov ako zacat s FPGA je vsade dost. Ale "navod" ako po tom zacati vydrzat, nejake doporucenia ako si to uplne neznechutit, toho uz taknejak niet. Stale mam v pamati ze to bolo velmi vela casto zbytocnej otrockej prace na veciach ktore by SW mal robit automaticky.
Napis ako sa za ten cas veci zmenili (ak sa zmenili ) Ake moznosti su k dispozicii dnes.

[Hinsi]

Kdyby se ti chtělo něco doporučit třeba i na CPLD, též bych uvítal. Na FPGA se hned hrnout nechci. Zatím jsem nepozřel ani GALy.
Třeba jací výrobci CPLD jsou domabastl friendly (dostupností součástek a jejich cen, dostupností vhodného vývojového nářadí).

Vím, mám velký voči, že se to stejně nenaučim, ale nějakou motivaci potřebuju, člověk by jinak zehnil nudou. Momentálně mám na doma půjčený STM3210E-EVAL a k tomu šíld s controller-less displejem. Ale to už zabíhám někam jinam...

Dosud jsme se známého netázal, tak mu snad teď během víkendu pošlu mail - musím si na něj sehnat nejprve nějaký kontakt, často se nevídáme, i když bydlí asi kilometr za rohem

[BOBOR]

k CPLD: v škole sme pracovali so starými MAX 3000, momentálne sa hrám s MAX V od Altery a celkom sa mi to pozdáva, konkrétne používam 5M80ZE64 na ktoré som si vyrobil aj mini vývojovú dosku - mám ešte 6ks DPS ak by niekto chcel..

[Hinsi]

Já myslel skór něco jako Xilinx XC95 řada co má nějaký "doma letovatelný" pouzdro a není to nijak moc komplikovaný, pro takového blba jako mě. Koukám však, že to tvé Alterácké CPLD je nějaké více nabušené a stoj íasi tak štvrtinu. Ale já se v tom nevyznám, co je vhodný na hraní si doma...

[Tribec Zacks]

Washu, nastrojov velmi nemas na vyber a clovek je jak kon, zvykne si aj na gilotinu quartusII - altera, ISE - xilinx. jedina vec co ti to moze trochu ulahcit je bud robit dizajn vo verilogu kde nemusis portmaping riesit tak krkolomne ako vo vhdl napr. verilog podporuje implicitne deklarovanie wire, takze nemusis na prepojenie dvoch modulov deklarovat zvlast wire aby si ich prepojil ako vo vhdl. napr mas instacie modulu A a B v nejakom top leveli. proste okopirujes nazvy I/O modulu A do portmapu a v B pouzijes tie iste:

mojmodul_A i_mojmodul_A(
mojoutput .(mojoutput)
);

mojmodul_B i_mojmodul_B(
mojinput .(mojoutput)
);

verilog ti tu vytvori prepojenie automaticky, a hlavne nemusis to deklarovat aj ako komponent a este aj jeho portmap ako vo vhdl, parada verilogu

vo vhdl si mozes dizaj ulahcit tak ze si vytvoris package a kazdy jeden modul pridas do package (az riadok navyse v kazdej entity) potom v top leveli len includnes tvoj package, stale robis portmapping, ale nemusis kazdu entitu okopirovat aj ako komponent. nie vela ale pomoze btw toto je co sa mi na verilogu paci. vhdl ako si naznacil ma nenormalny overhead co sa tyka pisania, ale zase naozaj vies ako mas navrhnuty system a mas v nom vzdy prehlad, proste menej abstrakcie, tiez napr vo vhdl ked deklarujes integer a std_logic_vector, tak sa spravaju trochu odlisne co ti umoznuje trochu viac flexibility v kodeni, vo verilogu mas wire/reg, lahsie na naucenie, ale clovek moze niekedy pozadovat urcitu funkcionalitu ktoru vo verilogu urobi tazsie ako vo vhdl a opacne (ale urobi).

ono ten zaciatok s fpga je trochu utrpenie, ale ked uz raz veci zacnu fungovat tak uz vacsinou funguju stale aj na novom dizajne a pod.
btw co sa tyka kodenia, tak naozaj treba zahodit vsetko zo sveta software a stale mysliet na to ci pozadovanu funkcionalitu je mozne namapovat na hardware a ako to tam bude namapovana, a postupne ked clovek chyti nejake skusenosti v coding style tak to naozaj zacne a sa zacne komplet exploitovat fpga paralelizmus. napr taky obycajny for loop, priklad, mam array, nieco do nej zapisem a pri dalsom zapise chcem ceknut ci uz mam rovnaku hodnotu zapisanu, hdl takyto for loop a co sa v nom nachadza pekne rozbali a "okopiruje" v hardwari a cely array ocekuje na jeden clock <- ked uz clovek pride na podobne veci tak to zacina byt parada popripade ked pouzijes soft mcu altera - niosII, xilinx pico/micro blaze, oba maju C compilatory a sa programuju ako hoc aky iny mcu, vyhoda je ze si mozes nadizajnovat vlastny kus IP ktory namapujes na urcite miesto v pamati a pak do toho zapisujes ako do hoc akeho ineho registru na mcu (graficky accelerator co prepaja body ciarami a pluje na vga/lcd no problem atd atd) podporuju aj custom instrukcie a podobne srandy.
btw ako si to neznechutit... bud prides k projektu ktory na mcu neurobis alebo ta proste laka robit hw dizajn a experimentovat, pokial bavi digitalna technika tak fpga je proste "the ultimate digital device" a jo, chvilu to trva kym cloveku dojde co sa na fpga deje a preco to tolko trva a preco to tak je, potom to uz je ok

Hinsi no CPLD a fpga mas asi jedno ked sa programuju uplne rovnako, jedinu vyhodu mas ze cpld si pamata co do neho vysmahnes aj ked ho das dole z napajania, len si toho nepamata moc kedze je tou logikou dost obmadzene oproti aj malym fpga, ale s cpld som nikdy nerobil, tak nemam sajn.

btw ja som zacal s fpga takto doma ako hobby najviac koli syntakom a celkovo audiu, cortex-m4 taktnuty na 240MHz mi umoznil az 6-8 hlasnu polyfoniu 4op fm zvuku, len jeden midi kanal a ziaden efekt ako chorus/echo/filter, tak som si povedal ze si nadizajnujem komplet hw synth engine, ale je toho podstatne viac, koli jednemu hobby projektu ist do fpga.... no drahe hobby by to bolo

washu btw ak by si sa pokusil tym spartanom clcoknutym na par mhz ratat fraktaly a plut ich na vga 30/60fps tak by ti to vsetko doslo

-- Spojený príspevok 16 Aug 2014, 01:53 --

som zabudol ISE je v nejakej 14.x verzii, vypadat asi bude rovnako ako v7, ale synteza bude urcite podstatne rychlejsia, nejake bugy a "divne veci" vychytane.

[AndiCibula]

Stále si neviem ani trochu predstaviť ako asi môže prebiehať vývoj veľkého projektu v ISE, predstava vývoja softwaru pre riadené strely s Virtexami v ISE je skôr úsmevná. Neviem nájsť na tom ISE nič pozitívne.