FPGA

[Washu]

Zial prave otom to je. Pri VHDL som si pripadal ako zaskolak co dostal za domacu ulohu 1000x opisat ze uz nebude vyrusovat.
Kazdu vec bolo treba napisat X krat este aj ten blby if nema zatvorku ale endif. Mozno to niekto povazuje za prehladne, mne to prislo prave naopak zbytocne neprehladne. Asi som skrs naskrs pokazeny Cckom ale napriklad co spominas, ta roznost datovych typov VHDL to bolo peklo tiez. Hlavne ked signal fyzicky na chipe aj tak mohol mat 1 alebo 0 (HiZ alebo PUP, PUD, je beztak mozny len na PIO)
Inak hral som sa s HiSpeed a nejake 100vky MHz som nahanal aj v tej spartan3. Akurat akykolvek komplexnejsi design vnej viedol k extremnemu spomalovaniu (pouzitelne to bolo len do 50MHz) ak som chcel ist cez 100MHz zacinala velka zabava. Hlavne na kombinacnej logike nad 36bit slovom. Dost bolo citit len 4bit LUT a hlavne spabsiu prepojovaciu maticu. (ten isty desiign co na spartan3 koncil niekde na 70MHz na virtex 5 vedel bezat kludne aj 300MHz)
Preto ma zaujimalo ci uz doba pokrocila a ta "otrocina" sa da presunut na pocitat aby sa clovek mohol sustredit na vlastny design.

[Tribec Zacks]

Andi, tak velky system.. ono sa pride s urcitou architekturou, celou specifikaciou a poziadavkami na system. ten je samozrejme rozdeleny na moduly a na kazdom module pracuje jeden a viac ludi popripade sa cele IP kupi od nejakej inej firmy, zalezi cena za kupu vs cena za vyvoj a validaciu (platit team senior inzinierov potrebny cas je casto nakladnejsie ako cely blok kupit) vsetko sa skor testuje na simulaciach a samotnych testbenchoch (nie take skolske ale masakre co bezia dni na nejaky blok IP) na fpga je ise/vivado/quartus skor ten posledny clanok co ti zobere nejaky netlist a implementuje ho na technologiu fpga aku pouzivas na prototyping platforme virtex5/6/7 atd.

Washu rozdiely mozu byt dva prvy ze si nepouzil timing constraints a tak tool sa snazil uhadnut co od dizajnu konkterne chces a tak naplacal netlist ako sa podarilo a vysledok bol taky aky bol, splnil ti poziadavku na clock, ale nedostal z neho maximum, na virtexe mas daleko viac routovacich moznosti, daleko viac blockram, multiplierov hned vedla seba fyzicky na chipe tak tool ani nepotrebuje vela effortu aby ti to naroutoval spravne (ak sa jedna o ten isty design) s co najkratsimi cestami medzi jednotlivymi blokmi logiky, alebo druhy pripad , ked ti dizajn zacina zaberat tak nad polovicu logiky tak tool zacina routovat signaly po dlhsich trasach a na tych vzdnika vacsi delay, takze celkova vysledna maximalna rychlost dizajnu je samozrejme pomalsia. alebo aj aj, kazdopadne na to su na fpga constraints ktorymi vies velmi presne povedat nastroju co po dizajne chces.

ta doba v tomto samozrejme tiez pokrocila, tam kde bol pred par rokmi spartan3 tak tam je dnes spartan6, ten ma komplexne dsp bloky, nielen hw nasobice ako spartan3, 6input LUT, podstatne viac logiky, viac blockram, je na lepsom vyrobnom procese, zere teda menej, ma napriklad highspeed serial IO, co volakedy mali len virtex5 a vyssie. podobne je na tom altera, cycloneV soc pekne dual core arm A9 800-900mhz s kusom fpga logiky za velmi prijatelnu cenu aj ako hobby (ak bavi bezat linux a zaujem o akceleraciu pomocou fpga) popripade cycloneIV na domace zuvanie hw designu. xilinx ma slusny zynq soc. v profi svete viem ze altera ma ariu a stratix, ale nemame ani jednu z tychto platforiem a xilinx stale vo velkej miere virtex6 a pomaly sa presadzuje virtex7 <- cely novy flow a extra cena za extra produkt, takze zatial sa presadzuje pomaly. ale sposob designu je viac menej ten isty, na vivade sa mi ale velmi pacilo pekne urobeny incrementalny design flow kde si mozes dizajn davat dokopy po castiach a ukladat kazdy jeden krok implementacie dizajnu a jeho verziu verziu a nemusis sa stale vracat vela krokov dozadu, tato featura je v nastrojoch odjakziva, ale vivado ju ma naozaj vycibrenu, je to samozrejme platena funkcia a vyuzita len na velkych designoch.

na vlastny design sa da sustredit, ale pc to samozrejme za teba neurobi, dolezite je premysliet dopredu aspon zakladnu architekturu a vedet ktore bloky maju byt hned od zaciatku samostatne a do ktorych sa nebude babrat (vga/i2c/spi/mem interface atd) pak samotny design ktory robis premyslis a rozdelis na par blokov podla potreby alebo funkcionality, to za teba pc neurobi a naroutovat je to to najmenej, ale ak sa zmakne aspon zaklad celkovej architektury dobre tak to vazne nieje o routovani, ale o rozmyslani a rieseni problemu.

btw skus pozret na verilog popripade system verilog, maju podstatne blizsie k C ako vhdl a ak si raz robil vo vhdl tak verilog zmaknes za par hodin, syntax ako clovek co programuje riesit ani nebudes, skor treba pochopit to preco pises nejaky "always @(pos edge)" blok.
....a aj tak, pisat je to co najmenej pri tom boli

[Tribec Zacks]

Washu, btw neviem ako dobre poznas xilinx nastroje bo kuknut netlist je dost zaklad a nechcem tu skolit, ale v ISE v design okne kde spustas synthesis, tak ked rozbalis user constraints a spustis io planning plan ahead - pre synthesis, tak dalej v plan ahead mozes pozret cely netlist toho co si napisal F4 (post synthesis ti vsetko rozbali, eg viac bitovy register atd, takze je tazke sa z toho vyznat o co ide), ak mas viac modulov tak to pripomina ako vlastnorucne napisane integrace prepojene medzi sebou popripade si mozes vsetko rozbalit a pozret ci niekde nieje nejaky flipflop navyse atd, kazdopadne je to velmi uzitocna pomocka.
btw za netlist wiever by si altera zasluzila, xilinx to ma velmi pekne urobene.

...toho spartana sa netreba bat btw trochu novsie fpga platformy zvycajne maju nejaku flashku na hotovy design, tak ked zapnes fpga tak si dizajn stiahne znej automaticky a netreba to stale programovat.

[remmidemmi]

Co ma vedie k otazke, co pouzivaju profici ktory sa programovatelnou logikou zivia?
Myslim tych co robia velke projekty na velkych hradlovych poliach. Mam taky pocit ze ISE+EDK to ASI nebude. Resp ze nad nimi bude nejaka ludskejsia nadstavba.

washo to máš pravdu, ISE to není Používáme ActiveCAD od firmy Aldec. Prapůvodně se to jmenovalo SusieCAD a vznikoo to někdy na počátku 90 tých let minulého století. Založil to polák, co odešel z polska do USA.

Tu je link:

https://www.aldec.com/en/support/resour ... icles/1099

Nevýhoda ActiveCADu je (1) cena (2) roční licence a stále za něco platíš (a ne málo). Sežeň si nějakého sponzora

-- Spojený príspevok 17 Aug 2014, 13:19 --

Altera to ma +- tak isto naprd ako Xilinx.
Prave tie kravske (velkost, rychlost, licencie) vyvojove nastroje su dovod preco sa programovatelnej logike vyhybam vsade tam, kde je to len trochu mozne.

Jaroušku, těším se, že tě uvítám ve čtvrtok na festivale na Křivoklátě, máš tu u mne nějaké věci. Budeme si moci porozprávať o Xilinkovi a FPGáčkách.

[AndiCibula]

To čo používaš ty a tvoja banda podvodnícka nikoho nezaujíma !

[mato3000]

remmi : jaromír iste chrochá od slasti, pri pomyslení, že by sa s tebou stretol

[jaromir]

remi to napisal, lebo dufal ze zo mna vymackne zopar nadavok. Ale to sa nebude konat, pan rentier obdrzi nieco onakvejsie.

[AndiCibula]

Nazdar, reagujem na súťažnú tému užívateľa Tribec Zacks, totiž po prečítaní konceptu súťaže mi skrslo iba "komu by sa už len chcelo inštalovať ISE ? "
Tak mi napadlo - čo takto si dať na komp nejaký manager virtuálnych mašín a ISE nainštalovať vo virtuálnej instancii ? Nezaseriem si hlavný systém a keď ma ISE naštve, instanciu vymažem bez následkov.

[mato3000]

napríklad ja, neviem čím sa to zasrie, ja to mám nainštalované anič virtuálne nepotrebujem, aj som to už odinštalovával. Hej zaberie to mega miesta, ale problém s tým neni, resp je asi taký istý ako s nejakou dnešnou dementnou strielačkou.

[Hinsi]

Myslim že dvanáctgigový portál dvojku to asi netrumfne. Nebo to má snad víc jak 12 giga?

[mato3000]

no IDE 14,2 čo mám nainštalované aj s nejakými projektami mi zaberá chabých 18,7GB

[Hinsi]

Při dvou terových discích v kompu je to relativně prd, větší zabraný prostor na disku přece nic neznamená. Spíš co to udělá ze systémem? Kolik bordelu přibyde v registrech, kolik otravných a spywaru a malwaru to do systému doinstaluje a tak podobně. Toho bych se obával víc, než že to bude mít 20 giga.

[mato3000]

nemám žiaden citeľný problém

[Tribec Zacks]

AndiCibula, ISE je vyvojovy nastroj, nie virus vytvori si kompletny stand-alone folder a tam sa potom cely nachadza. dokonca ti da aj na vyber a nemusis ani ovladace pre platformy instalovat ked nechces.

[dxr]

Toto patri asi sem

What is Project IceStorm?

Project IceStorm aims at documenting the bitstream format of Lattice iCE40 FPGAs and providing simple tools for analyzing and creating bitstream files. At the moment the focus of the project is on the HX1K-TQ144 device, but most of the information is device-independent. link

Lacny vyvojovy kit

Kupit sa da za cca $22

[dxr]

Intel kupil Alteru

16.10.2015 Tichy UPDATE - co uz svami frflavymi korienkami.....

$50 Mimas V2 Spartan 6 FPGA Development Board Comes with a VGA Port, 64MB RAM

Kód: Vybrať všetko

FPGA – Xilinx Spartan XC6SLX9 in CSG324 package
System Memory – 512Mb LPDDR @ 166 MHz (MT46H32M16LF/W949D6CBHX6E)
Storage – 16 Mb SPI flash memory (M25P16) + micro SD card slot
Video Output – VGA connector
Audio – Stereo jack
USB – 1x mini USB 2.0 port for on-board flash programming
Expansion Headers – Four 6×2 header with access to 32 I/O pins, and compatible wtih Numato Lab’s add-on boards.
Debugging / Programming – Via JTAG header or micro USB port
Misc 
8x LEDs, 6x Push Buttons
8 way DIP switch for user defined purposes.
Three digit seven segment displays.
Power Supply 
+5V from USB by default; External +5V power as option. Power input selected by jumper
On-board voltage regulators for single power rail operation
Dimensions – 120 x 73 mm

miniSpartan3 is a $25 Xilinx Spartan 3A FPGA Board with HDMI Output

Kód: Vybrať všetko

FPGA – Xilinx Spartan 3A XC3A50 (50K logic gates) or XC3A200 (200K logic gates)
Storage – 4Mbit SPI Flash
Video / Audio Output – HDMI
USB – Micro USB OTG port
Debugging – On-board USB JTAG programmer; on-board USB to Serial Interface
I/Os via breadboard friendly through holes 
4-channel ADC running at 200 KSPS with 8 bit resolution.
41 Digital I/O pins.
Misc – 3 LEDs for debugging; 2 DIP switches.
Dimensions –  6.35 x 4.06 cm