Súťaž o Digilent BASYS1 - Spartan3E100

[Zeren]

Cele je to hw s fsm.

[Tribec Zacks]

keep it up, presne tak to bude treba riesit vsetko
pls ak mas simulaciu skus postnut timing diagram pocas zapisu do lcd

[Zeren]

Takhle jsi to chtěl?
https://www.dropbox.com/s/ok0tfs2wgy6zh ... d.PNG?dl=0
Nedovedu si představit, že bych to ladil bez simulací.

[Tribec Zacks]

jj uplna parada dik moc presne ako pises, ono to bez toho nejde alebo ked niekedy aj ide, takto clovek vie co ma robit a pride na to ze tie timing diagramy v datasheetoch aj od niecoho su, gratz

[Zeren]

Tak už jsem to vyléčil. Omylem jsem mu poslal špatný příkaz při inicializaci...

[Tribec Zacks]

gratz ja sa musim priznat hd44780 som este nerobil, ale pride aj na huskyho

ale ked to cloveka chyti tak to pojde aj takto:


nechcet vedet co jednotlive tie moduly uz obsahuju

[mato3000]

velice pjekné, ja som akurát sadol k PC, ale neviem či sa dnes pohnem ďalej . Unavený som jak kôň.

[Tribec Zacks]

netreba to silit mato3k, ono to nejde kazdy den. ja mam kusocek od prvej fm syntezy, hotove interpolovane sinusovky atd, tak to sa neda aby to neslo, hoci sa tu tiez tvarim jak hawkings pri tom

[Zeren]

Tak tady je výsledek.

[Tribec Zacks]

skus dat aj popis ako to funguje

[Zeren]

Zde je blokové schéma, ať se je čeho chytit.
https://www.dropbox.com/s/0yjn5r9kiameu ... d.PNG?dl=0

Blok tick generátoru je stejný jako jsem tady na některé z předchozích stránek postoval, jenom s tím rozdílem, že je trochu rozšířen. Signál tick_3 se stará o ošetření zákmitů z rot. encoderu. Signál tick_1 je časování 1 us pro zápis do LCD a signál tick_2 slouží pro časování doby, kterou potřebuje LCD kontrolér pro vykonání příkazu.
Blok rot_decoder obsahuje blok ochrany proti zákmitům a detekuje, kterým směrem bylo otočeno. Když je detekováno otočení, tak je na jednom z výstupů vygenerován impulz po dobu periody clk.
Blok ROM_data obsahuje data, která se budou vypisovat na LCD. addra[6:4] určuje řádek a addra[3:0] určuje jednotlivé znaky v řádu. douta[7:0] jsou rovnou data, která se dle stavu FSM v bloku řízení přivede na výstup LCD_BD.
Blok řízení obsahuje FSM se stavy pro inicializaci, nastavení, mazání LCD, zadání adresy a zápis dat do LCD. Dále obsahuje stav wait_for_LCD, do kterého přejde vždy, když čeká po dobu vykonání příkazu v kontroléru LCD. Po skončení této doby (signál tick_2) přejde zase do stavy pro další zápis, nebo zadání adresy (při přechodu na další řádek) a nebo do stavu, kde čeká na instrukci od rot. dekodéru.

Myslím, že takhle by to jako základní popis stačilo. Snad to není příliš zmatený.

[Tribec Zacks]

jooo jjjj, parada, tak uz mas celkom zmaknute adresovanie a citanie, fsm, atd gut gut, ty si uz aj ready na ten projekt
len na tej basys placke nemam hd44780 a tych par IO co tam je bude sluzit na nieco ine, tak bude treba na 7segmente zobrazovat co bude treba
neviem ako centesco, celkom malo tu s nami komunikuje, tak uvidime, pockame kym kazdy s prehladom urobi nieco podobne a pojdeme do toho. dovtedy ak nieco nepojde etc tak tu treba dat, popripade co sa robi s plackami, nech tu aspon co to okolo fpga mame.

[Zeren]

Tak 7 segmentovku rozchodím bez problému v simulátoru.

Jinak bych měl dotaz ohledně simulací. Když se simuluje něco, co komunikuje z nějakým jiným integráčem, tak se chování toho integráče popisuje jako nějaký model? Případně jestli nemáš nějaký materiály k těmto pokročilejším simulacím.

[Tribec Zacks]

jop, bud sa spolahnes na simulator a timing diagram, alebo si urobis model toho s cim budes komunikovat, napr uart, jeho vystup by bol v konzole simulatora, alebo nejaka i2c eepromka, i2c rozhranie by si musel urobit a data pak ukladat v nejakej ramke atd. az tak velmi to nebude treba riesit, ale toto je velka napoveda teraz

[Zeren]

Tak jako další věc, kterou chci zkusit, je rozběhat ADC a DAC na té desce a zkusit nějaké filtrování. Původně jsem se chtěl podívat na tu DDR2ku, ale to jsem po zběžném zhlédnutí, co by to obnášelo, odložil.

[Tribec Zacks]

hehe, no rozbehal si LCD, tak ADC/DAC nebude problem, bude to velmi podobne. neviem aky tam mas DAC, ja som musel na konfiguraciu DACu riesit I2C a audio streamujem cez I2S. btw na DDRku pusti coregen, najdes tam MIG - memory interface generator, riesit ddr kodenim je uz celkom hardcore mna filtrovanie este len caka, chcem skusit state variable filter, aj ked do fm syntaku velmi netreba, a este nejaky audio postprocessing, nieco uz mam zmaknute v C tak hadam pojde aj na fpga.

[mato3000]

Ticho závidím , ja sa furt bavím so simuláciami, ale pomaly napredujem. Neni to nič neprekonateľné a už mám aspoň akú takú predstavu.

[Tribec Zacks]

Neni to nič neprekonateľné

presne tak neboj mato, ono ze to potroche luskas je to dolezite, postupne prides na to o com fpga v skutocnosti je (ja som si tiez dlho myslel ze viem, ale nevedel som) male-velke digitalne pieskovisko ja mam po syntaku na plane zx spectrum, z80 je volne na nete, doplnit nejaku ram/rom stiahnut basic do toho, spravit vga interface a 24bit audio mmmm syntak ma ale este bude dlho okupovat, btw prve skarede fm uz je na svete, musim to este vycibrit

[Tribec Zacks]

no zdravim borci, nikto nic? ani ten 7segment s nejakym pocitadlom, alebo nieco podobne? ak sa 7segment nepodari urobit tak tu nejaky jednoduchy driver dam, bude to - ak sa pak cely okopiruje. ak tu niekto postne fungujuci kod na spartosa, ma za to kredit

btw oplati sa kuknut tu
http://www.asic-world.com
http://vhdlguru.blogspot.com

popripade poguglit:
vhdl roth, vhdl ashenden, free range vhdl

[mato3000]

nazdar, no ja som sa k tomu ešte nedostal, lebo skúšam rôzne veci a dnes som akurát spravil modul s LED, nech si to viem aj spustiť. Proste sa mi daria robiť aj veci čo mi nešli predtým a tak sa trochu s tým hrám a zoznamujem. Až mi je divné, že mi predtým tie simulácie nešli a pritom je to tak jednoduché . No proste nejde mi len o tento projekt a tak skúšam , študujem a skúšam a ..... každý deň dve hodky a napodiv sa mi darí.

Ale pomaly sa k tej 7 segm. dostanem, neboj.