Súťaž o Digilent BASYS1 - Spartan3E100

[Tribec Zacks]

Zdravim vsetkych, ktori by mali zaujem zucastnit sa tejto malej sutaze o zakladnu, pouzivanu :-(, FPGA platformu so spartanom 3E100. Viac detailov o platforme tu (na linku je Spartan 3E250K, inak je to rovnaka platforma): http://www.digilentinc.com/Products/Det ... Prod=BASYS

Kedze by som bol rad aby sa zucatnili ti, ktori toho o FPGA vela nevedia, nikdy predtym FPGA nepouzivali, po FPGA pokukuju, alebo ti, ktori proste potrebuju taky ten maly "kick" stiahnut ISE, urobit nejaky vhdl/verilog research, oprasit vedomosti o timing diagramoch, digitalnom dizajne a jeho simulacii, tak by sutaz zacala priblizne o 4-8 tyzdnov a trvala by cca 4 tyzdne.
Pred zacatim sutaze by som tu kazdych par dni dal urcity tip na co by sa mali sutaziaci zamerat, co by si mali skusit nasimulovat a co pravdepodobne bude sutazny dizajn vyzadovat. Dizajn bude zadany s vedomim, ze sa sutaze zucastnia zaciatocnici, ktori s FPGA nemaju vela skusenosti, lahke to ale nebude.

Kto by sa mal zucastnit:
1. kazdy kto sa chce naucit nieco nove
2. kazdy komu frustracia nieje cudzi pojem
3. kazdy kto si veri urobit dizajn len pomocou simulacii
4. kazdy kto si mysli HDL = SW programming (V)(o,,,o)(V)

Kto by sa nemal zucastnit:
1. kto nema cas a chut
2. kto robi s FPGA profesionalne
3. kto uz nejaku FPGA platformu vlastni

Co k tomu bude treba:
1. Xilinx ISE WebPack
2. cas a pevne nervy

Pravidla:
1. NEPODVADZAT !!! <-- tak to vo svete designu naozaj nechodi
2. Ak budu proti sebe dva podobne urobene dizajny, VHDL vyhrava nad Verilogom kedze je narocnejsie.
3. Cas odoslania dizajnu nerozhoduje, musi byt odoslany pred skoncenim sutaze.
3. dalsie budu doplnene

Akakolvek diskusia, navrhy a postrehy k sutazi su viac nez vitane, pravidla, popripade ine detaily, o ktorych som este nerozmyslal, budu prehodnotene podla diskusie pred zacatim sutaze.
Kazdeho kto ma zaujem sa zucastnit prosim o kliknutie ankety a o prihlasenie cez SS aby tu nebol vo fore bordel. Dalsie informacie, zucastneni sutaziaci atd. budu priebezne doplnene.

Zapisani:
BOBOR, Zeren, mato3000, centesko

ps: nejake tipy, tutorial etc v diskusii

[Tribec Zacks]

brekeke, tolko pozreti a ziadna odpoved, to som vas tu vystrasil, alebo vazne o tu placku nema nikto zaujem?
...ba a jo, ak by predsa len niekto mal zaujem a nic o tom nevie, tak velmi rad pomozem/poradim ako s tym vobec zacat, o com to vobec je atd, dufam ze sa tu takych naslo viac.

[Duro]

Ak by som bol jediny sutaziaci, konecne by som mozno nieco vyhral

Ale kedze sa teraz "na stare kolena" len zacinam ucit programovat MCU, tak by ma to VHDL asi len zbytocne doplietlo.. ci?

[Tribec Zacks]

zdar Duro, no hdl... aj ked to vypada a tvari sa to ako kod, tak je to hardware dizajn a chce to iny pristup a ine rozmyslanie, v podstate je to o casovani, clocku, signaloch a ako dosiahnut to co potrebujes. mozes byt master v C, asm atd...nepomoze to velmi, ale naucit sa do da celkom rychlo pokial nejde o hardcore navrh atd, to tu ani plan nieje. placku som chcel darovat, ale ze preco si ju takto nezasluzit a ze mozno sa tu aj najde par ludi ktorych by to chytilo :-)

[Hinsi]

Jeden krásný nápad na využití CPLD bych měl, ale umím z toho velké smrduté H zatím, čekám teprve, až dorazí USB Blaster od Altery a čínský vývojový board s hradláčem. (levnější, než kupovat samotný hradláč - ten svět je nějaký divný).
Za 4 týdny v tom CPLD neudělám ani invertor signálu, natož nějaký čítač s chytrým řízením. Takže bohužel, ale z mé strany asi smůla.
Beztak v podstatě ani netuším, jestli mám začít s Alterou nebo Xilinxem (nebo jinými méně ramenatými výrobci), Altera měla snadno dostupné levné vývojové tooly, Quartus web edition je tiež zdarma, takže se na tom snad nějak doma dělat dá. VHDL nechápu, Verilog neznám, ABEL jsem nezkoumal. Bavilo by mě třeba kreslit schémata, co mají být uvnitř toho CPLD, ale to ani nevím, jestli jde nebo jaká má omezení.
Takže asi tak.

//V anketě bych ti hlasoval za "zúčastnil bych se, kdybych tomu aspoň trochu rozuměl"

[Tribec Zacks]

zdar Hinsi, no mal by si sa tu zapisat
ja som tak trochu "mierne" biasnuty voci xilinxu, ISE je zadarmo, rovnako aj QuartusII od altery. ale nastroje od Xilinxu su proste level niekde uplne inde, nadherne prepojena simulacia s dizajnom, na jedno kliknutie, automaticke generovanie templatov na moduly, nespravaju sa nelogicky ako niekedy quartus atd. holt, ale doma je altera koli peknej platforme akej ekvivalent som nevedel najst so xilinxom.

btw sutaz chcem viest takym stylom aby sa pri tom clovek aj nieco naucil a pochopil zaklad hw designu, treba sa pytat co a ako, co kde v nastrojoch atd. ked sa najde par ludi, tak nieje problem aby som sa tu rozkecal postol nejake mini projekty ktore by sa dali pochopit zo simulacie atd.

[Hinsi]

Abych byl konkrétní: Viděl bych to tak, že číňan doručí programátor a hradláč nejdříve za 2 týdny, spíš tak za 3. To už bude pomalu konec soutěže. Pak zjistím, že ten altera blaster nechce spolupracovat s Quartusem (ač mi byl doporučen ten čínský, že prý chodí v pohodě, jsem jistý pesimista a myslím si své, o spolehlivosti třeba čísnkých USBaspů na AVRka a x51 bych mohl vyprávět)
I kdyby to za ty dva nebo spíš 3 týdny fungovalo, za ten poslední týden se nenaučím nic, a i kdyby něco, tak s tím nemá smysl se účastnit soutěže.
Jestli lze nalít obsah do hradláče i jiným toolem, který bych měl po ruce, to nevím, či spíš pochybuji. JTAG je sice standard, ale interface "programátorJTAG"<>PC rozhodně asi standard není, čiže třeba ULINKpro nebo JLINk či STLINK nebo AVRDRAGON se s CPLD Altery kamarádit nebude. Víc jiných JTAGových nástrojů stejně po ruce nemám. I když možná bych věděl, kde ten Altera Blaster vyškemrat, ale úspěch nezaručen a nechci ty lidi otravovat zbytečně, pač je sotva znám.
CPLD se mi tu válí 2, obě altera, maličké 44pinQFP EPM7032 (které jak jsem nedávno zjistil po zdlouhavém zkoumání nepřehledných manuálů ten JTAG vlastně ani nemá) a jedno větší MAX EPM3064ATC100-10N, to by mělo mít JTAG, ale desku na to dostatečně rychle doma nevyrobím (svinská rozteč a moc nohou), navíc s podezřením, že je poškozené.
Takže je to smutné, blbé či nevim jaké, ale do konce 4týdení lhůty nevyplodím nic, co by stálo za řeč.

[Tribec Zacks]

Takže je to smutné, blbé či nevim jaké, ale do konce 4týdení lhůty nevyplodím nic, co by stálo za řeč.

naozaj nebudes potrebovat, ide o zaujem a tato sutaz ma byt presne o tom. ak by som tu napisal ze placku darujem, tak by sa naslo vela ludi co by ju chcelo, takto aspon budem vedie ze je o nu zaujem si ju aj vyskusat a na nieco pouzit a mozno ju po vyhrati sutaze aj vedet rovno pouzit bez nejakych velkych problemov

k sutazi, viem ze tu vela ludi s fpga nema skusenosti a tento thread by mal byt aj o tom, aby sa do zaciatku sutaze prediskutovali veci od uplnych zakladov, ako pouzivat nastroje, ako to cele funguje, cez nejake mini projektiky ktore sa daju odsimulovat. vysledok by mal byt ze kazdy zucastneny bude schopny urobit projekt podla zadania (nechcem zatial prezradzat o co pojde).

[mato3000]

no ja mám záujem, mám aj nejaké vybavenie a aj programátor a už nejaký rok nainštalované ISE a už mám nejaké tie " hravé" projekty za sebou. Len mám jeden problém a to je čas, ale rád by som sa zúčatnil, ani nie tak na súťaži, ako skôr pokecal o probléme a porobil nejaké projekty. V podstate mi o súťaž nejde lebo vývojové prostriedky už vlastním, skôr mi ide o nové znalosti a CPLD a FPGA ma tak nejako priťahujú

mám od Digilentu XC2-XL, potom toto :

k tomu DLC-09, a zoprár CPLD a FPGA a ešte najké blbostičky.

[Hinsi]

Aha, teď sem si otevřel teprve ten odkaz z tvého prvního příspěvku... čekal jsem o něco šílenější board. Něco podobného, ale vyloženě jen šváb a kolíky okolo mi cestuje zrovna domů. Bez těch displejů a tlačítek... Právě jsem chtěl totiž napsat, že bych vlastně tu tvou desku nevyužil - domníval jsem se, že to bude nějaký kill podobný tomu, co mi známý před nějakou dobou nabízel k zapůjčení. Tam ti bylo nějaké naprosto šílené FPGA s chladičem na sobě. Ale už je to pár roků, takže ani vlastně nevím, který výrobce.

To prokecávání základů mno.. asi sem moc pesimista, ale myslím, že forum na to nemá kapacitu. Ne tak v dostupnosti zkušených lidí, ale jako přenosové komunikační médium. Kdybych tu měl rozepsat všechno co mě zajímá, tak nejen že to budu psát celé odpoledne, tak to po mě nebude chtít nikdo ani číst, natož mi na to další tři odpoledne odpovídat a vysvětlovat jak sem blbej, že si to neumím najít v manuálu.
vysledok by mal byt ze kazdy zucastneny bude schopny urobit projekt podla zadania - to by měl být výsledek a cíl i bez té soutěže. Akorát si zas tolik nevěřím. Přecijen, tolik toho zase neznám a tak dokonalý nejsem, abych mohl umět všecko.

//No, a už tu máme Mata, takže nemá smysl se účastnit, ten to vyhraje i kdyby se nechtěl snažit.

[Washu]

Tribec Zacks: Super napad, naozaj som vsetkymi 10timi za.
Snad sa najde zopar zaujemcov. Za seba mozem povedat, vyvojovy kit nepotrebujem ale len pre tu srandu nebolo by zle nieco zlepit.
Zial som tak vytazeny ze najblizsie mesiace to nevidim prilis realne. Uvidime...

Hinsi: Jlink sa da donutit na prakticky cokolvek, len to chce trochu programovania. Ci je to v tomto pripade hodne toho casu je na tebe. Myslim ale ze aj toto je velmi zaujimavy napad na projekt aj ked teda nieje to HDL ale FPGA v chaine s ARMom na JTAGu je tiez moznost

[Tribec Zacks]

mato3000, si tu velice vitany asi budem potrebovat pomoct nejako dotiahnut ludi co rozmyslaju podobne ako hinsi.... joj ach jaj, nechcem sa pytat hlupost.... NEEXISTUJE HLUPA OTAZKA ...tu by sa hodil znamy trollface
inak sutaz by ti bola mozno aj trochu trivialna ked uz mas nejaky ten projekt za sebou, zatial co ma napada, tak by sa do zacatia sutaze podla zaujmu urcite mohlo prediskutovat ISE, zaklad ako to pouzit, ako simulovat, nejaky ten zaklad o vhdl (asi preferujuca moznost) / verilogu, zaklady typu ako generovat pozadovany clock,co je to process atd atd, postupne by sa urobil nejaky ten counter, 7 segment kontroler, vyskusal by sa coregen na generovanie a hotove pouzitie nejakej IP atd.

Hinsi... ved to nieje prvy sex

[BOBOR]

nejaké chabé skúsenosti s VHDL mám (taký 7 seg. kontorlér som si už napísal ), takže ja by som sa možno aj zapojil

[Tribec Zacks]

mato3000, btw pekna sada, daj vediet co uz mas za sebou. ja mam doma alteru de2-115 a momentalne riesim fm syntak, len to ide koli praci pomaly ( a koli alterackym nastrojom :-F )

[Hinsi]

Washu: Na ojebávání JLinku nemám znalosti ani čas, to by bylo tak na samostatnou disciplínu. Nevim, jak moc se ten JLink musí oprcávat, ale USB věcem se vyhýbám, rozumím tomu jen zcela mizerně. Navíc už jsem se zařekl, že se první naučím ethernet. Prý je jednodušší na pochopení a snadněji se dubuguje. Navíc, na spoustu čipů (samostatné PHY ale i MAC+PHY) jsou napsané knihovny a examply. Dokonce i na AVR a x51. Kolega z práce dokonce napsal driver na RTL8019 pro Z80. (přesněji pro MHB8080, kde zdroj dvojfázových hodin dělala tiny13) Ale to už zabíhám příliš offtopic...

Tribec: To s tím sexem bylo blbé přirovnání Ono je to totiž snad ještě horší. Ještě teď mám z toho VHDL žaludek naruby, nepochopil sem z toho lautr nic. A pokud, do hodiny jsem to kompletně zapomněl.
No každopádně vidím, že se to tu mele jen kolem Xilinksu a ISE... já mám teď spadeno na Alteru. Takže si to to v klidu řešte, já budu sledovat a pokukovat, a pak někdy po uzávěrce soutěže se s tou Alterou začnu mr**at já.

Jak je to s tím kreslením schémat do CPLD? To je aspoň HW design, kterému vcelku rozumím...

[Washu]

Hinsi: K JLINKu mas rovno dllky (ak si pod win co predpokladam) ziadne hackovanie USB nehrozi. Ten JTAG je chytri ako opica, ma fantasticke moznosti aj pre produkcne nasadenie. Kazdopadne je to uz trocha o inom.
A z VHDL som mal migrenu tiez a pekne dlho...

[BOBOR]

Pak zjistím, že ten altera blaster nechce spolupracovat s Quartusem

toho by som sa nebál, mne zatiaľ fungoval každý pripojený blaster (čínske aj origo) s každým Quartusom (teda, s obidvoma.. )

[Zeren]

Hinsi: Matně si pamatuji, že se v ISE daly kreslit schématka.

Jinak soutěž se mi náramně hodí, protože jsem se v tom chtěl stejně naučit, jenom asi nemám příliš dobrou fantazii na projekty pro učení...
Zkušenosti s FPGA a VHDL jenom takové, že jsme se potkali ve škole.

[mato3000]

mato3000, btw pekna sada, daj vediet co uz mas za sebou. ....

s tou sadou nič, proste mám ju pripravenú a predpokladal som že na zimu bude viac času. Musím podokončovať rozbehnuté projekty do roboty. Inak čo som robil tak na CPLD som skúšal nejaké somarinky , blikačky ...úprava nejakých hotových projektov a pokus o simuláciu ( nepodarilo sa ) v podstate som sa tomu venoval cca tak 3 týždne dohromady a to naposledy pred rokom. Tiež nejaké programovania hotových projektov napríklad Mini LA od Washu.Ten som aj trochu skúmal zvnútra

Keďže som klikací samouk, tak vysvetlenie úplných základov je pre mňa dosť oživujúce .A ako píše Hinsi ...

..kreslením schémat do CPLD? To je aspoň HW design, kterému vcelku rozumím...

[Hinsi]

Já to ve škole nepotkal a ani po tom nijak netoužím. Nerad bych, aby mě ještě škola znechutila to, co mě baví.

Jinak schémata v ISE jsou mi na alteří CPLD platná jak pohřebáku brzdy Neví teda někdo, zda to jde praktikovat i v Quartusu? Či jaké omezení má čmárání schémat proti nějakému popisu v divném jazyce? Já si teda skór myslím, že lepší design udělám nakresleným obvodem, než něco obkecávat nepochopitelným jazykem a lámat to přes koleno, aby to dělalo A místo B nebo C.

No jo, DLL JLINKu je jedna věc, to by se teoreticky dalo nastudovat zanedlouho, ale co pak koumat z druhé strany, jak to spojit s Quartusem? Obávám se, že to není už v mé rovině a že by stejně dřív přišel ten programátor z číny.