FPGA Active - HDL

[juraj77]

Nazdar Nazdar
Mám otázku na Vás ,čo ste už zlátali niečo týkajúce sa FPGA ....
Schému,súbory som vytvoril v Lattice Diamond ...
Mám DVA súbory verilog, jeden je PLLgenerátor a druhý čítač 8 bit
Úloha je jednoduchá, spojiť výstup generátora Oscik1 z hodinovým vstupom čítača Clock
JA som to spravil tak, že som vygeneroval test bench zo súboru čítača a prepísal som argument Clock ktorý je v zátvorke modulu UUT na Oscik1
Toto simulujem v programe Active HDL
Priebeh signálu Oscik1 je správny avšak signál Clock čítača sa nedá zobraziť a vypíše hlášku: Object matching /Coun1_tf/Clock not found in E:/Lattice/Pokus/qw6/src/wave.asdb.
Taktiež nejde zobraziť ani výstup čítača,dajú za zobraziť len signály generátora ....
Vyzerá to tak že súbor verilog čítača akosi "nevidí"
Avšak kompilujú sa všetky súbory !


Takto vyzerá test bench súbor

`timescale 1 ns / 1 ns

// Define Module for Test Fixture
module Coun1_tf();

// Inputs
reg Clock;
reg Clk_En;
reg Aclr;


// Outputs
wire [7:0] Q;

// Bidirs
//GSR GSR_INST (.GSR (1'b1) );
PUR PUR_INST (.PUR (1'b1) );

// Instantiate the UUT
// Please check and add your parameters manually
Coun1 UUT (
.Clock(Oscik1),
.Clk_En(1'b1),
.Aclr(1'b0),
.Q(Q)
);


// Initialize Inputs
// You can add your stimulus here
initial begin
// Clock = 1;
//Clk_En = 1;
//Aclr = 0;
end

endmodule // Coun1_tf

[juraj77]

[JohnnyKos]

Ahoj,
S active HDL a ani Lattice som nerobil, ale tak aspoň všeobecne.
Testbench je len ďalší verilog súbor, takže tam musíš inštancovať všetky moduly.

Kód: Vybrať všetko

wire Oscik1; // output signal of osc module

// Instance of osc module
ocs osc1
(
.out(Oscik1)
 );

// Instance of Coun1 module
Coun1 UUT (
 .Clock(Oscik1), // clock input of Coun1 connect to Oscik1 signal
 .Clk_En(1'b1), 
 .Aclr(1'b0), 
 .Q(Q)
 );

Za druhé, v tvojom testbench súbore máš Clock registers ale nič do neho nepriradzuješ, tak je dosť možné že sa úplne ignoruje a preto nejde zobraziť.